Decodificador Turbo MAP de varias iteraciones

Resumen

Este artículo presenta la descripción de un decodificador Turbo usando algoritmos MAP en una FPGA mediante el uso de VHDL. El objetivo general de este trabajo se relaciona con lograr la síntesis física del algoritmo en términos de densidad lógica y velocidad de procesamiento y, con ello, mostrar la respuesta de dicho decodificador ante la variación de dos parámetros básicos, que son el número de iteraciones de decodificación y el tamaño de la trama de datos. Se analizan las opciones del algoritmo MAP y se exponen los resultados de síntesis obtenidos de la herramienta Quatrus II de Altera Corp. y se presentan curvas de rendimiento del decodificador bajo la influencia de un canal simulado donde la fuente de perturbación elegida es ruido blanco gaussiano aditivo. Finalmente, se presentan las conclusiones y recomendaciones

derivadas del proyecto.